Analysis of Energy-Delay-Product for a 3D Vertical Nanowire FET Technology for Logic Applications - CNRS - Centre national de la recherche scientifique Accéder directement au contenu
Pré-Publication, Document De Travail Année : 2020

Analysis of Energy-Delay-Product for a 3D Vertical Nanowire FET Technology for Logic Applications

Ian O'Connor
Zlatan Stanojevic
  • Fonction : Auteur
Oskar Baumgartner
  • Fonction : Auteur
Jens Trommer
  • Fonction : Auteur

Résumé

This document proposes a simplified analysis of the energy-delay-product (EDP) for a junction-less 3D vertical gate-all-around nanowire FET technology, with a physical channel length of 14nm, in comparison with the EDP of a baseline 7nm FinFET technology.
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Origine : Fichiers produits par l'(les) auteur(s)
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Dates et versions

hal-02732902 , version 1 (02-06-2020)

Identifiants

  • HAL Id : hal-02732902 , version 1

Citer

Ian O'Connor, Zlatan Stanojevic, Oskar Baumgartner, Chhandak Mukherjee, Guilhem Larrieu, et al.. Analysis of Energy-Delay-Product for a 3D Vertical Nanowire FET Technology for Logic Applications. 2020. ⟨hal-02732902⟩
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